FPGA/CPLD に電子回路を設計するためのハードウェア記述言語について。
ベタなHDLとして VHDL と Verilog, クロックを意識しないレベルでの論理設計に SystemC, 論理設計の検証用にSystemVerilog といった位置づけだと認識している。
最近では
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