ニーモニック一覧

※このページではEmulation Mode(e=1)の解説を割愛しています

---

ニーモニック早見表

+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------+
|Opcode.||  + 0  |  + 1  |  + 2  |  + 3  ||  + 4  |  + 5  |  + 6  |  + 7  ||  + 8  |  + 9  |  + A  |  + B  ||  + C  |  + D  |  + E  |  + F  |
+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------+
|  $0n  || BRK 2 | ORA 2 | COP 2 | ORA 2 || TSB 2 | ORA 2 | ASL 2 | ORA 2 || PHP 1 |*ORA 2+| ASL 1 | PHD 1 || TSB 3 | ORA 3 | ASL 3 | ORA 4 |
|  $1n  || BPL 2 | ORA 2 | ORA 2 | ORA 2 || TRB 2 | ORA 2 | ASL 2 | ORA 2 || CLC 1 | ORA 3 | INC 1 | TCS 1 || TRB 3 | ORA 3 | ASL 3 | ORA 4 |
|  $2n  || JSR 3 | AND 2 | JSL 4 | AND 2 || BIT 2 | AND 2 | ROL 2 | AND 2 || PLP 1 |*AND 2+| ROL 1 | PLD 1 || BIT 3 | AND 3 | ROL 3 | AND 4 |
|  $3n  || BMI 2 | AND 2 | AND 2 | AND 2 || BIT 2 | AND 2 | ROL 2 | AND 2 || SEC 1 | AND 3 | DEC 1 | TSC 1 || BIT 3 | AND 3 | ROL 3 | AND 4 |
+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------+
|  $4n  || RTI 1 | EOR 2 |(WDM -)| EOR 2 || MVP 3 | EOR 2 | LSR 2 | EOR 2 || PHA 1 |*EOR 2+| LSR 1 | PHK 1 || JMP 3 | EOR 3 | LSR 3 | EOR 4 |
|  $5n  || BVC 2 | EOR 2 | EOR 2 | EOR 2 || MVN 3 | EOR 2 | LSR 2 | EOR 2 || CLI 1 | EOR 3 | PHY 1 | TCD 1 || JML 4 | EOR 3 | LSR 3 | EOR 4 |
|  $6n  || RTS 1 | ADC 2 | PER 3 | ADC 2 || STZ 2 | ADC 2 | ROR 2 | ADC 2 || PLA 1 |*ADC 2+| ROR 1 | RTL 1 || JMP 3 | ADC 3 | ROR 3 | ADC 4 |
|  $7n  || BVS 2 | ADC 2 | ADC 2 | ADC 2 || STZ 2 | ADC 2 | ROR 2 | ADC 2 || SEI 1 | ADC 3 | PLY 1 | TDC 1 || JMP 3 | ADC 3 | ROR 3 | ADC 4 |
+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------+
|  $8n  || BRA 2 | STA 2 | BRL 3 | STA 2 || STY 2 | STA 2 | STX 2 | STA 2 || DEY 1 |*BIT 2+| TXA 1 | PHB 1 || STY 3 | STA 3 | STX 3 | STA 4 |
|  $9n  || BCC 2 | STA 2 | STA 2 | STA 2 || STY 2 | STA 2 | STX 2 | STA 2 || TYA 1 | STA 3 | TXS 1 | TXY 1 || STZ 3 | STA 3 | STZ 3 | STA 4 |
|  $An  ||*LDY 2+| LDA 2 |*LDX 2+| LDA 2 || LDY 2 | LDA 2 | LDX 2 | LDA 2 || TAY 1 |*LDA 2+| TAX 1 | PLB 1 || LDY 3 | LDA 3 | LDX 3 | LDA 4 |
|  $Bn  || BCS 2 | LDA 2 | LDA 2 | LDA 2 || LDY 2 | LDA 2 | LDX 2 | LDA 2 || CLV 1 | LDA 3 | TSX 1 | TYX 1 || LDY 3 | LDA 3 | LDX 3 | LDA 4 |
+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------+
|  $Cn  ||*CPY 2+| CMP 2 | REP 2 | CMP 2 || CPY 2 | CMP 2 | DEC 2 | CMP 2 || INY 1 |*CMP 2+| DEX 1 | WAI 1 || CPY 3 | CMP 3 | DEC 3 | CMP 4 |
|  $Dn  || BNE 2 | CMP 2 | CMP 2 | CMP 2 || PEI 2 | CMP 2 | DEC 2 | CMP 2 || CLD 1 | CMP 3 | PHX 1 | STP 1 || JML 3 | CMP 3 | DEC 3 | CMP 4 |
|  $En  ||*CPX 2+| SBC 2 | SEP 2 | SBC 2 || CPX 2 | SBC 2 | INC 2 | SBC 2 || INX 1 |*SBC 2+| NOP 1 | XBA 1 || CPX 3 | SBC 3 | INC 3 | SBC 4 |
|  $Fn  || BEQ 2 | SBC 2 | SBC 2 | SBC 2 || PEA 3 | SBC 2 | INC 2 | SBC 2 || SED 1 | SBC 3 | PLX 1 | XCE 1 || JSR 3 | SBC 3 | INC 3 | SBC 4 |
+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------+
|Opcode.||  + 0  |  + 1  |  + 2  |  + 3  ||  + 4  |  + 5  |  + 6  |  + 7  ||  + 8  |  + 9  |  + A  |  + B  ||  + C  |  + D  |  + E  |  + F  |
+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------++-------+-------+-------+-------+
| $42xx || NOP 2 |     xx = Anything     ||  Opcode右の数字は総byte数（*印は16bit Mode時+1）
+-------++-------+-------+-------+-------++

---

用途別

レジスタ・スタック

フラグ操作

[NOTE] 比較・テストによるフラグ操作 (Cycle: Immediate=2+, DP=3+, 他=4+)
　PSR[n-zc]: CMP #$00 ... n=Aのbit7, z=Aが0なら1, c=常に1
　PSR[n-zc]: CMP #$FF ... n=Aが#$7F～#$FEなら1, zc=Aが#$FFなら共に1
　PSR[--z-]: BIT #$00 ... z=常に1
　PSR[nvz-]: BIT ﾒﾓﾘ  ... nv=メモリ値の上2bit(演算結果は関係なし), z=(M & A)が0なら1

レジスタ間転送

スタック操作

[NOTE] 16bit値はH/Lの順に積み(S--)、L/Hの順で取り出す(S++)

比較／ロード（Ｙ）

比較／ロード（Ｘ）

レジスタ操作（インデックス増減／アキュムレータ操作）

[NOTE] H=ｼﾌﾄ実行前のn, Z=ｼﾌﾄ実行前のbit0, +=ｼﾌﾄ実行前のc, *=#0
　ASL: %[  FEDC.BA98.7654.3210  ] => %[EDCB.A987.6543.210*], c=H
　ROL: %[  FEDC.BA98.7654.3210.c] => %[EDCB.A987.6543.210+], c=H (m=1: %[7654.3210.c] => %[6543.210+])
　LSR: %[  FEDC.BA98.7654.3210  ] => %[*FED.CBA9.8765.4321], c=Z, n=0
　ROR: %[c.FEDC.BA98.7654.3210  ] => %[+FED.CBA9.8765.4321], c=Z (m=1: %[c.7654.3210] => %[+765.4321])

メモリ操作

いずれも操作元レジスタ値は不変
　TRB/TSB: 操作対象bitが操作前にすべて0ならz=1
　STY/STX: 書込サイズはxフラグの影響を受ける
　STA/STZ: 書込サイズはmフラグの影響を受ける（m=0時のSTZは#$0000をストア）

テスト／ビット操作（ダイレクトページ）

テスト／ビット操作（アブソリュート）

ストア

アキュムレータ演算

ビットテスト

[NOTE] PSR[nv]: 演算結果に関係なくメモリ値の上位2bitが入る

比較

[NOTE] 演算によるフラグ変化を取得(CPX/CPYも同様)
　PSR[n]: 演算結果の最上位bit
　PSR[z]: レジスタ値≠オペランド値ならz=0, 等価ならz=1
　PSR[c]: レジスタ値＜オペランド値ならc=0, 以上ならc=1

ロード

ビット演算（論理積）

ビット演算（論理和）

ビット演算（排他的論理和）

算術演算（キャリー付加算）

[NOTE] 実行時にc=1なら演算結果を更に+1, 演算後に最上位bitへの繰上げ発生（nが0→1と変化）すればv=1、しなければv=0

算術演算（キャリー付減算）

[NOTE] 実行時にc=0なら演算結果を更に-1, 演算後に最上位bitからの繰下げ発生（nが1→0と変化）すればv=1、しなければv=0

プログラムカウンタ

条件分岐（相対ジャンプ）

[NOTE] 分岐しない場合Cycle-1, 飛べる範囲は次コード位置から{-128($80)～+127($7F)}なので$FEで無限ループ、$FFだと暴走する

絶対ジャンプ

サブルーチン／割込

[NOTE] PBR(LI)/PCH/PCL/PSR(I) の順にスタックに積む（取り出すときは逆順）　※PBRはロング指定(L)と割込(I)、PSRは割込のみ

特殊用途

ブロック転送

[NOTE] Cycle=転送バイト数x7, 実行時にDBRがttに変化
　ss=転送元バンク, tt=転送先バンク, X=転送元開始アドレス, Y=転送先開始アドレス, C=転送バイト数-1
　XYAは常に16bitで扱うのでm=1時はBの内容に注意（x=1時はゼロページの256byteしか指定できない）
　同一バンク内転送はY<XならMVN、Y>XではMVPを用いる（転送量次第で転送前に転送元領域が破壊されるため）

その他

---

コプロセッサによる乗算・除算

　DBR≠0のときはBank$00の絶対アドレス指定で行うこと

乗算8bit (8bit * 8bit) ※結果は16bit
　① $4202(WRMPYA)に被乗数をセット
　② $4203(WRMPYB)に乗数をセット（このアドレスに値を入れると計算が始まる）
　③ $4216(RDMPYL)-$4217(RDMPYH)に乗算結果が入る（所要8cycle）

除算8bit (16bit / 8bit) ※結果は16bit
　① $4204(WRDIVL)-$4205(WRDIVH)に被除数をセット
　② $4206(WRDIVB)に除数をセット（このアドレスに値を入れると計算が始まる）
　③ $4214(RDDIVL)-$4215(RDDIVH)に商、$4216(RDMPYL)-$4217(RDMPYH)に剰余が入る（所要16cycle）
　　※ゼロ除算を行うと商に#$FFFF、剰余に被除数が入る

乗算16bit (16bit * 8bit) ※結果は符号付24bit
　① $211B(M7A‐Rotation/Scaling Parameter A)に被乗数の下位バイトをセット
　② 続けて同アドレスに被乗数の上位バイトをセット（このポートは2度書き）
　③ $211C(M7B‐Rotation/Scaling Parameter B)に乗数をセット（このアドレスに値を入れると計算が始まる）
　④ $2134-$2136(MPYL,MPYM,MPYH‐Signed Multiply Result)に乗算結果が入る（所要16cycle）

---

【レジスタ／メモリ】
　A  : アキュムレータ下位8bit（m=0時はC表記することもある）
　B  : アキュムレータ上位8bit（m=1時は基本的に不変で使用不可）
　C  : アキュムレータ（16bit, m=0時のAの別称）
　X,Y: インデックスレジスタ（x=1切替時に上位8bitはゼロクリアされる）
　P  : プロセッサステータスレジスタ[PSR]（8bit, いわゆるフラグ用のレジスタ）
　D  : ダイレクトポインタ[DP]（16bit）
　S  : スタックポインタ[SP]（16bit, e=1時の上位は#$01固定）
　DB : データバンクレジスタ[DBR]（8bit, 操作アドレスが16bit範囲を超過すると一時的に変化）
　PB : プログラムバンクレジスタ[PBR]（8bit, PCが16bit範囲を超えても変化しない）
　PC : プログラムカウンタ（16bit, 範囲超過してもPBに影響を与えない）
　M  : メモリ(RAM,ROM,I/Oポート等)
　SAn: スタック領域(RAM)　※nはスタックサイズ

【プロセッサステータスレジスタ（PSR）】
　n: Negative  [1=演算結果の最上位bitが1]
　v: Overflow  [1=算術オーバーフロー発生]
　m: Memory    [1=8bit, 0=16bit]　※e=1のときは1固定で変更不可
　x: Index     [1=8bit, 0=16bit]　※e=1のときbフラグに変化し、XY=8bit固定
　d: Decimal   [1=BCD（2進化10進）, 0=HEX（16進）]　※BCDモードは算術演算(ADC/SBC)のみ有効
　i: Interrupt [1=IRQ禁止, 0=IRQ許可]　※IRQ以外の割込には影響しない
　z: Zero      [1=演算結果が0]
　c: Carry     [1=キャリー発生]
　e: Emulation [1=Emulation, 0=Native]　※リセット・電源投入直後はe=1

[NOTE] 逆汗(SNES 65816逆アセンブラ)でのニーモニック表記の相違
　条件分岐: 飛び先のアドレスを出力
　MVN,MVP: $tt,$ssと出力（本来のオペランドは表のとおり）
　PEA: 表のとおりImmediateとして出力（公式ではAbsolute）
　PEI: オペランドをそのまま出力
　WDM: オペランドなし(undef)の1byteで出力

---

用途別一覧

　+ : 16bit Mode(m=0/x=0)時Cycle+1
　++: 16bit Mode(m=0)時Cycle+2
　*1: Dの下位バイト(DL)≠0ならCycle+1
　*2: Index追加時にページ境界を跨ぐ場合はCycle+1

レジスタ間

インデックス

アキュムレータ

メモリ

スタック

[NOTE] Stack表のOpcode欄が結合されているコードは実行すると実行位置(PC)も変更される

---