論理回路
- 組み合わせ回路(combinational logical circuit)
論理式に基づき、AND回路やOR回路などのゲート素子を組み合わせにより構成され、
入力の値だけで出力が決まり、過去の状態には影響されない
- 順序回路(sequential logical circuit)
組み合わせ回路と記憶回路で構成し、出力は入力と回路の現在の状態によって来まる
組み合わせ回路の設計法
- 多段論理設計法
- 加法標準形設計法（２段論理設計法）
多段論理設計法
原則与えられた論理式をそのまま回路に変換する。
- 回路が３段以上になる
- 素子数が少なくできる
- 伝播遅延時間が増加する
加法標準形設計法
論理式を加法標準形に変形して、１段目がAND回路、２段目がOR回路で構成する
- 素子数が多くなることがある
- 伝播遅延時間が短い
参考文献
- VHDLによるディジタル回路入門(並木秀明,永井亘道,技術評論社,2006)